嵌入式DRAM(eDRAM)经由单端式感应装置(single-ended sense device)获得单端式储存单元(storage cell)的储存状态。eDRAM相对于应用差动感应放大器的[DDR-n] SDRAM晶片，其优势在于不必过度驱动(overdrive)储存单元的存取电晶体，也没有繁杂的读取步骤。

非同步介面

eDRAM技术的代表可推IBM的美国专利，公告号是US 9093175B2，其电路如本文图1。若要使得微处理器的汇流排介面可以直接存取eDRAM的资料，就必须令eDRAM的存取步骤能够符合非同步介面的控制讯号。非同步介面的位址汇流排不会先指定列位址后发出行位址，因此，eDRAM的控制逻辑对于同时到达的列位址和行位址要自行分别控制。

例如，首先致能传输闸，也就是图1的NMOS(174)和PMOS(177)，然后先导通后截止图1的NMOS(146)，最后选取DRAM单元，也就是致能图1的字线(WL< 0 >···WL< 63 >)。其中，NMOS(146)的作用是避免DRAM单元电压的基体充电调变(body charge-up modulation)。LBL是区域位元线(local bit-line)的缩写，GBL是全域位元线(global bit-line)的缩写。

图2是单端式DRAM阵列应用在非同步介面的存取结构，并且以功能方块图呈现此存取结构。全域位元线归零(global bit-line zeroing；GBZ)讯号相当于图1的MEQ讯号，不同的是MEQ讯号所连接的电晶体是位于LBL，而GBZ讯号所连接的电晶体是位于GBL。DRAM单元保持(CHdD)讯号可以致能单元保持装置(cell hold device)，此装置能够抑制存取电晶体的穿隧电流(punch through current)，因此有助于保持在储存单元内部的储存电容的电荷。

eDRAM的控制逻辑在进行存取之前是先除能单元保持装置，然后清除在位元线上的浮动电压；在完成存取之后必须持续致能单元保持装置。单元保持装置必须供应大于或等于临界电压的电压值在LBL上，并且向DRAM阵列提供足以抑制穿隧电流的电流量；这一装置的功能相当于差动感应放大器在进行预充电时，其预充电的电压值在设计上是使用½Vdd或⅔Vdd或Vdd。当图2所示的存取结构移除传输闸(TG)之后，在单元写入驱动器(cell writer driver)内部的P型驱动电晶体可以成为DRAM单元保持装置，在上述的状况中，GBZ讯号立即成为BZ讯号；换言之，设计P型驱动电晶体的泄漏电流大于N型驱动电晶体的泄漏电流，如此就能够供应足够的电压值。

图2所示的触发器(trigger)在设计上可以使用一般常见的史密特触发器，但不易降低触发准位，这就导致单一DRAM阵列之中仅能挂载少许的DRAM单元。触发器的输出端点可以连接一电晶体或串接的电晶体(cascaded transistors)来恢复储存单元的逻辑状态，这一电晶体的连接方式可参考图2之中的PMOS；在读取后，储存电容的电荷会大量流失，所以必须对逻辑1的电压进行重写(rewrite)，其中，逻辑1也可代表高逻辑准位；当此PMOS被导通之后即是执行回写操作。

图2所示的触发器相当于图1的单端式感应放大器(single-ended sense amplifier)，不同的是单端式感应放大器的功能偏向放大电压振幅，所以不会在输出端点产生明确的逻辑变化；换言之，就是没有轨对轨(rail to rail)的电压变化量。如果要驱动图2之中的PMOS就不能使用感应放大器，否则很容易将储存单元的逻辑0鉴别成逻辑1，并且将此一错误的判断结果写入储存单元。位元输出闩锁(bit output latch, #BOL)讯号用于闩锁储存单元的逻辑状态，避免微处理器无法从非同步介面读取到正确的资料。

图1：单端储存阵列(135)和相关存取电路

图2：适用于非同步介面的单端储存阵列存取结构

同步介面
图3是单端式DRAM阵列应用在同步介面的存取结构，并且以功能方块图呈现此存取结构。同步介面的优势是微处理器在存取几个连续位址的资料时不必对位址汇流排产生冗赘的定址讯号，因而能够提高存取连续位址的速度；由此推知，同步介面的时脉频率会影响存取速度。在同步介面进入爆发读取之前会有一些前置作业，例如，对位元线进行预充电，然后感应储存单元的电压；这些前置作业的时间会拖延进入爆发读取的时间点，所以前置作业的时间会影响记忆体的存取效率。当前置作业的时间过长则需要更高的时脉频率来弥补前置作业所造成的延迟，如此才能维持资料存取过程的整体效率；这也是[DDR-n] SDRAM持续提高时脉频率的原因。

图3的GBZ讯号和CHdD讯号的功能如同图2的GBZ讯号和CHdD讯号。图2所示的触发器和PMOS一起组成单元读取装置(cell read device)，为了配合同步介面的命令操作就必须直接感应在LBL之上的电压值，因此，在图3之中多了BZD讯号来加强清除在位元线上的浮动电压。在GBL上的触发器用于加快识别在GBL之上的逻辑准位，并且将已经读取到的资料迅速送至资料暂存器。

单元写入装置的范例如图4所示，其中，位元至单元(BTDH)讯号在没有进行存取的期间维持在高逻辑准位来截止P型驱动电晶体，N型驱动电晶体受到逻辑闸的控制而能清除在位元线上的浮动电压；在写入期间之中，EBZ讯号必须先设定在逻辑1，然后微处理器的资料透过N型驱动电晶体或P型驱动电晶体写入储存单元，因此，在BTD的字元之后标示上标字元「H」。

单元保持装置的范例如图5所示，其中，图5(a)是串接PMOS的电路结构，其中至少有一PMOS不会被完全导通，如此能够抑制过大的电压，并且避免过长的预充电时间；图5(b)是使用单一NMOS的电路结构，并且有助于清除在位元线上的浮动电压。串接PMOS的电路结构较适合那些无法降低触发准位的单端式感应装置，藉由PMOS的导通电流和泄漏电流来略微提高起始感应的电压值。

图3：单端储存阵列的存取结构

图4：单元写入驱动器

图5： DRAM的单元保持装置

结论

在DRAM单元内部的储存电容是实现1T1C DRAM技术的重要元件，其储存电荷的容量会影响单一DRAM阵列之中所能挂载DRAM单元的数量；单端式感应装置对于电容量较小的储存电容依然可以鉴别其所代表的逻辑准位，但必须大量减少挂载DRAM单元的数量；另一方面，减少挂载DRAM单元的数量也就可以缩短预充电的时间和回写时间。所以，针对单端式感应装置的电器特性而言，储存电荷的容量除了制造上的因素之外，就是产品规格和设计技巧之间的取舍。

单端式感应装置不仅可以对DRAM单元进行读取，也可以对5T/4T SRAM单元进行读取，所以在图2和图3之中一并呈现SRAM单元的功能区块。由于SRAM单元的电器特性有别于DRAM单元，所以在图2之中的GBZ讯号以及在图3之中的BZD讯号皆要转换成SRAM单元保持(CHdS)讯号。微处理器的汇流排介面是一种非同步介面，但是SRAM单元的电器特性也可以被设计成同步介面，倘若如此就可以提高连续位址的读取效率。然而，标准的SDRAM规格使得记忆体装置不能直接连接汇流排介面，但是，透过软体代理记忆体介面(SPMI)就有机会使得SRAM装置可以同时拥有非同步介面和同步介面的双重优势。