相关名词：

oscillator：振荡器

phase locked loops：锁相环（PLL）

这篇文章我们只涉及如何初始化APLL以及获得相应的ARMCLK时钟，对于其它部分我们放到下一次再进行介绍。

在芯片手册里，“时钟管理单元 (Clock Management Unit)“的简称为 CMU 。CMU_ XXX 表示“XXX 模块内的 CMU ”，比如CMU_CPU等。

对于PC来说， CPU 、内存、主板、声卡、显卡等，这些功能部件由不同的芯片组成， 在实体上是相互独立的。在嵌入式系统里，一块芯片内往往集成了多种功能比如Exynos 4412 上面既有CPU，还有音频 /视频接口、 LCD 接口、 GPS 等模块 这类芯片被称为 SoC，即 System on Chip，译为芯片级系统或片上系统。

Exynos4412时钟体系

不同的模块往往工作在不同的频率下，一个芯片上采用单时钟设计基本是不可能实现的 ，在 SoC设计中采取多时钟域设计。4412的时钟域有5个， 如下图所示：

这 5个时钟域名如下 (下文中的 BLK 表示 block ，模块 )：

①CPU_BLK ：

内含 Cortex-A9 MPCore处理器、 L2 cache 控制器、CoreSight (调试用 )。CMU_CPU用于给这些部件产生时钟 。

② DMC_BLK ：

内含 DRAM 内存控制器 (DMC)、安装子系统 (Security sub system )、通用中断控制器 (Generic Interrupt Controller，GIC) 。CMU_DMC 用于给这些部件产生时钟。

③ LEFTBUS_BLK 和 RIGHTBUS_BLK：

它们是全局的数据总线，用于在 DRAM 和和其他子模块之间传输数据。

④ 其他BLK ： 在上图中，用画笔圈起来的模块 。

CMU_TOP用于给这些模块产生时钟。

4412有3个初始时钟源：

① XRTCXTI引脚 ：接 32KHz（32.768KHz）的晶振，用于实时钟 (RTC) 。

② XXTI引脚 ：接12M ～50 MHz的晶振， 用于向系统提供时钟，也可以不接。

③ XUSBXTI引脚 ：接24MHz的晶振 ，该时钟源提供给USB PHY和PLL（APLL、MPLL、VPLL、EPLL）。

为什么选择给XUSBXTI引脚接外部晶振？晶振为什么选择24MHz？

由于一般USB IP核需要直接使用高精度时钟，所以在XUSBXTI引脚上接24M晶振，XXTI引脚就不需要接了。手册上说由于iROM代码是根据24M晶振频率设计的。

We recommend using a 24 MHz crystal as the iROM design is based on the 24 MHz input clock. 

从原理图上可知， 4412开发板外接24MHz的晶振；但是4412的CPU频率可达1.4GHz。可以想象，一定有硬件部件把24MHZ的频率提升为1.4GHZ，这个部件被称为PLL（锁相环）。4412内部其他部件也要工作于一定频率，比 UART 、DDR等，也应该有PLL把24MHZ的频率提高后供给它们。

PLL

4412有4个PLL，分别为APLL、MPLL、EPLL和VPLL；2个PHY：（USB PHY和HDMI PHY（PHY：物理层，一般指与外部信号接口的芯片））。芯片手册5.3章节

① APLL：用于 CPU_BLK （可产生高达1.4GHz的频率）；作为 MPLL 的补充，它也可以给 DMC_BLK 、LEFTBUS_BLK 、RIGHTBUS_BLK 和 CMU_TOP 提供时钟。

② MPLL：（可产生高达1GHz的频率）用于DMC_BLK 、LEFTBUS_BLK 、RIGHTBUS_BLK 和 CMU_TOP。

③ EPLL ：主要给音频模块提供时钟，192MHz

④ VPLL ：主要给视频系统提供54MHz时钟， 给 G3D(3D图形加速器 )提供时钟，或者是1.1V下的440MHz。

⑤ USB PHY ：给 USB 子系统提供 30MHz 和 48MHz 时钟 。

⑥ HDMI PHY ：产生 54MHz 时钟 。

4412时钟流程

以上图为例，里面涉及3个概念：

① MUX：多路复用，即从多个输入源中选择一个

② PLL：把低频率的输入时钟提高后输出

③ p：分频器，把高频率的输入时钟降频后输出

左边深色的：无抖动多路选择器，无抖动意味着在多路选择切换的瞬间，下游时钟就可以稳定下来。需要注意是在切换时要保证上游时钟已经存在并稳定，不然下游时钟状态不确定。

右边浅色的：有抖动多路选择器，意味着多路选择切换后，要经历一段时间的不稳定时间，但是有稳定后有相应寄存器标志位标示下游时钟已经稳定，这类指示寄存器器一般以CLK_MUX_STAT开头。

由APLL的时钟流程图可知， 它的时钟来源可以是 XXTI引脚上接的晶振，也可以是 XUSBXTI 引脚上接的晶振，通过上图左边的MUX来选择，这个MUX的输出被称为FINPLL。

通过设置APLL的寄存器 (根据公式选择参数值 )，可以把FINPLL提高为某个频率输出，假设为1.4GHz ，在图上它被命名为FOUTAPLL。

继续往右看图，里面有多个p ，可以设置对应的寄存器把频率降下来。 CPU可以工作于1.4GHz，但是其他模块不能工作于这么高的频率所以要把频率降下来。

如何设置PLL

设置 PLL 的流程如下： 的流程如下：

（1）设置系统PLL锁定时间

（2）配置PLL

（3）配置各模块分频系数

（4）切换到PLL时钟

① 设置PLL的 P、M、S值，这是根据期望得到的频率用公式计算出来

② 设置PLL的其他控制参数

③ 使能PLL

④ PLL会等待一段时间使时钟稳定

⑤ 设置MUX ，选择PLL所输出的时钟

简单地说就是： 先设置，再启动，后使用。

第 5点意味着：如果当前正使用该PLL，那么先设置 MUX 改用其他时钟源或禁止使用此 PLL，设置完PLL后再设置MUX改回原来所使用的PLL时钟。

PLL寄存器

4412时钟控制器地址分布表

以APLL举例说明。

APLL的地址即是上表中的CMU_CPU，即0x1004_4000 - 0x1004_8000（相关描述见芯片说手册5.9.1.131 APLL_LOCK之后的说明）。

简单的说，比如复位后，CPU默认工作频率在400Hz，现在需要升到1000Hz工作，那么从400-->1000Hz需要一个过程，假设为时间t1，在t1这段时间内，CPU的频率是变化的，那么CPU的状态就是不稳定的，此时，就需要把频率锁定，设置锁定时间，直到CPU稳定的输出频率。

说明：设置APLL的参数并使能它后， APLL 并不能立刻输出稳定的时钟 ，它需要经历一个锁定的时间 (lock time) 。APLL的大锁定时间是： (270 x Pp)  个周期。 所以 APLL_LOCK 设置为 (270 x Pp) 就可以了。（Pp即为PMS中的P值）

APLL_CON0寄存器

注意（Sp默认值应该为0x0而不是0x1）：

APLL_CON0的reset value能够在24MHz的输入时钟频率下产生一个800MHz的时钟。

Fout = 24 * 200 / (6 * 2^0) = 800MHz

FOUT = SRCCLK* M/(P * 2^S)

根据 M、P、S的值，可以算出APLL的输出时钟(芯片手册的公式中2Sp应该是2的指数)：

FOUT = Mp x FIN / (Pp x 2 ^ Sp)

FOUT范围21.9MHz~1400MHz。

M、P、S的值应从下表中选取

Fout = 24 * 175 / (3 * 1) = 1400

 

APLL_CON1( 地址 : 0x10044104)（这里只列出了有用的位）

该寄存器用于设置 BYPASS 模式，即APLL是直接输出FIN时钟，还是提升频率后再输出时钟；也用于设置AFC(自动频率控制 )功能，暂时无需理会。该寄存器取默认值即可。

CLK_SRC_CPU (地址 : 0x10044200)

参考上面的APLL时钟流程图：

① BIT[0] 控制第1个MUX (即 MUXAPLL) ，用 于选择是使FIN还是 APLL 的输出时钟，这个输出被称为 MOUTAPLL。

② BIT[16]控制 第2个 MUX( 即 MUXCORE) ，用于选择 MOUTAPLL 还是 SCLKMPLL 。其中 SCLKMPLL 由下面的 MUXMPLL 控制。

③ BIT[24]控制第3个MUX( 即 MUXMPLL) ，用于选择 FINPLL 还是 FOUTMPLL ，这个输出被称为SCLKMPLL 。其中， FOUTMPLL来自MPLL 的输出。

④ BIT[20]控制第4个 MUX( 即 MUXHPM) ，用于选择 MOUTAPLL还是 SCLKMPLL 。

CLK_MUX_STAT_CPU (地址 : 0x10044400) ：

该寄存器全部为只读寄存器，用于读取 CLK_SRC_CPU寄存器里所设置的MUX 状态。

CLK_p_CPU0 (地址 : 0x10044500)，CLK_p_CPU1( 地址 : 0x10044504)

参考上面的APLL时钟流程图，以 CPU 的工作频率 ARMCLK 为例，根据上图计算ARMCLK的频率：

ARMCLK = MUXCORE的输出 / pCORE / pCORE2

= MOUTCORE / (CORE_RATIO + 1) / pCORE2

= MOUTCORE / (CORE_RATIO + 1) / (CORE2_RATIO + 1)

MOUTCORE表示MUXCORE的输出，在MUXAPLL为1、MUXCORE为0时，它等于“Mp x FIN / (Pp x 2 ^ Sp)，即APLL的输出FOUT”

这里需要确认的是如何确定MOUTCORE的具体值，根据CLK_SRC_CPU中的BIT[0]以及BIT[16]确定MUXAPLL即MUXCORE的值。

CLK_p_STAT_CPU0 (地址 : 0x10044600)，CLK_p_STAT_CPU1( 地址 : 0x1004 604)

用于判断设置分频参数后，分频器输出是否已经稳定。

在裸机程序中打印相关寄存器的值，分析一下当前CPU的时钟。

分析一下该值：

首先APLL_CON0寄存器

Sp=0x0, Mp=0x3, Pp=0x7d=125---> Fout = 24 * 125/ (3 * 1) = 1000MHz--->APLL

APLL_CON1寄存器：BIT[22]=0，BYPASS=0。

CLK_SRC_CPU：0001 0000 0000 0000 0000 0000 0001

MUX_APLL_SEL= 1 ->MOUTAPLLFOUT

MUX_CORE_SEL= 0 ->MOUTAPLL(这两个决定了当前使用的就是FOUT的时钟)

CLK_p_CPU0寄存器：BIT[30:28]=0 BIT[2:0]=0

ARM_CLK=MOUTCORE / (CORE_RATIO + 1) / (CORE2_RATIO + 1)

= FOUT/1/1= FOUT=1000MHz

为什么当前的ARM_CLK是1000MHz？而不是1400MHz？

VDD_ARM 电压是多少？

通过电路原理图可知VDD_ARM的电压为1.1V。

经过APLL倍频后的时钟路径

24MHz时钟路径

通过配置APLL寄存器，将当前接入的24MHz时钟倍频至固定频率，并通过配置复用器以及分频器，输出相应的CPU时钟ARMCLK。

这里我们略微分析一下配置时钟的过程。

图 使用APLL倍频后的时钟图

配置APLL

APLL使一个PLL（锁相环），在4412中这样的PLL一共有4个，其他的名为MPLL，EPLL，VPLL，它们主要的功能就是将一个低频率的输入时钟成倍提高，例如通过配置APLL后，可以将24MHz的时钟提升至（200-1400）MHz，然后经过对应的多路复用器（MUX，从多个输入源中选择一个）后，再由相关的分频器（p，把高频率的时钟降频后输出）分频完成后得到相应的ARMCLK。

APLL倍频的相关公式：

FOUT = FIN* M/(P * 2^S)

FOUT指经过APLL倍频后的输出值，在上图中叫FOUTAPLL，FIN指的是外部输入时钟，图中的FINPLL为24MHz，P、M、S的值为倍频值，可以通过寄存器（APLL_CON0）进行配置，这里的值好取芯片手册中固定的那些，如下图。

例如我们要输出一个1000MHz的时钟，相应的计算公式为：

FOUT = 24MHz * 125/(3 * 2^0) = 1000MHz。//其他的时钟则按照同样的方式进行计算

图 配置APLL后

配置MUX多路复用器

这里需要配置MUXAPLL以及MUXCORE两个，这个由CLK_SRC_CPU寄存器进行配置，对于MUXAPLL为1选择输入源为FOUTAPLL，对于MUXCORE为0选择MOUTAPLL。

图 配置两个MUX后

配置p分频器

这里需要配置pCORE以及pCORE2两个分频器，这个由CLK_p_CPU0寄存器进行配置，将CORE_RATIO以及CORE2_RATIO均配置为0，这样就可以得到1000MHz的ARMCLK。

相应的分频器的计算公式：

对于pCORE分频器来说，输入时钟源为MOUTCORE（M代表MUX，OUT表示输出，CORE代表CORE复用器，即MOUTCORE是MUXCORE复用器输出时钟），输出时钟源为DOUTCORE，计算输出时钟源的大小为

DOUTCORE = MOUTCORE/(CORE_RATIO + 1)

对于及pCORE2分频器来说，输入时钟为DOUTCORE，输出时钟为ARMCLK，计算输出时钟源的大小为

ARMCLK = DOUTCORE/(CORE2_RATIO + 1)

MOUTCORE时钟就是由APLL倍频后得到的FOUTAPLL，这样我们可以获得整个的时钟计算公式

ARMCLK = (FIN*M)/(P*2^S*（CORE_RATIO+1）*(CORE2_RATIO+1))

下面介绍一下程序中的流程，相关寄存器不进行介绍，需要阅读芯片手册7.9.1章节

寄存器CLK_SRC_CPU更改系统使用时钟，配置为暂时使用晶振提供时钟，等我们APLL配置好并且稳定之后再切换回来。

CLK_SRC_CPU = 0x0;

寄存器APLL_LOCK 设置系统PLL锁定时间，由于倍频到较高时间，需要一个稳定的过程，这个过程为270*P的时间（P为PMS中的P值）。

APLL_LOCK = 270 * 3;

寄存器APLL_CON0 配置APLL需要的PMS值，并使能APLL。

APLL_CON0 = ((1<<31) | (0x7d<<16) | (0x3<<8) | (0x0));

寄存器CLK_p_CPU0 配置需要的分频值CORE_RATIO及CORE2_RATIO

CLK_p_CPU0 = ((0<<28) | (2<<24) | (1<<20) | (6<<16) |(7<<12) | (7<<8) | (3<<4) | (0<<0));

寄存器CLK_SRC_CPU 使能APLL输出。

CLK_SRC_CPU = 0x01000001;

不考虑其他影响，简配置流程就是上边的步骤。